Thesis defence of Ankush Mamgain (RMS team): On-Chip generation of high-frequency sinusoidal signals using harmonic cancellation technique

Ankush MAMGAIN - RMS team

Composition of the jury
Manuel BARRAGAN - Thesis director - HDR Research project manager - CNRS - TIMA Grenoble
Salvador MIR - Thesis co-director - Research Director - CNRS - TIMA Grenoble
Abhijit CHATTERJEE - Rapporteur - Full professor - Giorgia Institute of Technology (Atlanta, USA)
Gildas LÉGER - Rapporteur - Scientist - University of Séville (Spain)
Florence PODEVIN - Examinator - Full professor - Grenoble INP - TIMA
Haralampos STRATIGOPOULOS - Research Director - LIP6 Paris
Jai Narayan TRIPATHI - Guest - Assistant professor - Institute of Technology Jodhpur (India)

Title: On-Chip generation of high-frequency sinusoidal signals using harmonic cancellation technique
Keywords: Analogue circuits, Test signal generation, Harmonic cancellation, Sinusoidal signal generator
Abstract: Built-in self-test (BIST) techniques play an important role in Analog, Mixed-signal, and RF (AMS-RF) circuits so that the yield in advanced nanometric processes can be improved. These circuits replace highly sophisticated and expensive AMS-RF testers. The stimuli generator is one of the important blocks in AMS-RF BIST circuits. In particular, many analog-RF tests require a high-quality sinusoidal signal as test stimuli. The focus of this thesis is to understand the challenges of generating a sinusoidal signal in GHz range and mitigating these challenges using the harmonic cancellation principle. In harmonic cancellation principle, a set of time-shifted periodic signals are scaled and added. In this process, harmonics of the periodic signal are cancelled and the fundamental frequency is retained at the output. Particularly in this case, a signal generator that can cancel the harmonics below the 11th harmonic. Despite its efficiency, this technique is highly susceptible to performance degradation due to mismatch and process variations. These variations affect time-shift and the duty cycle (also called timing inaccuracies) of the signal, particularly in high-frequency applications where precise control becomes increasingly challenging. To address this, a novel calibration architecture employs a coarse-fine delay cell mechanism, which effectively mitigates the impact of timing inaccuracies. One of the proposed solutions was fabricated using ST 28-nm FDSOI technology and validated. The measurement results show an SFDR greater than 60dBc for frequencies greater than 1 GHz after optimization, illustrating the potential of our architecture in enhancing the reliability and effectiveness of on-chip sinusoidal signal generation for AMS-RF integrated circuits.

Titre : Génération sur puce de signaux sinusoïdaux à hautes fréquences en utilisant des techniques d'annulation d'harmoniques
Mots-clés : Circuits analogiques, Annulation d'harmoniques, Génération de signaux de test
Résumé : Les techniques d'autotest intégré (BIST) jouent un rôle important dans les circuits analogiques, à signaux mixtes et RF (AMS-RF) afin d'améliorer le rendement des processus nanométriques avancés. Ces circuits remplacent les testeurs AMS-RF très sophistiqués et coûteux. Le générateur de stimuli est l'un des blocs importants des circuits BIST AMS-RF. En particulier, de nombreux tests analogiques-RF nécessitent un signal sinusoïdal de haute qualité comme stimuli de test. L'objectif de cette thèse est de comprendre les défis posés par la génération d'un signal sinusoïdal dans la gamme des GHz et d'atténuer ces défis en utilisant le principe d'annulation harmonique. Dans le principe d'annulation harmonique, un ensemble de signaux périodiques décalés dans le temps sont mis à l'échelle et ajoutés. Dans ce processus, les harmoniques du signal périodique sont annulées et la fréquence fondamentale est conservée à la sortie. Dans ce cas particulier, un générateur de signaux capable d'annuler les harmoniques inférieures à la 11e harmonique est nécessaire. Malgré son efficacité, cette technique est très sensible à la dégradation des performances en raison de l'inadéquation et des variations de processus. Ces variations affectent le décalage temporel et le rapport cyclique (également appelés imprécisions temporelles) du signal, en particulier dans les applications à haute fréquence où un contrôle précis devient de plus en plus difficile. Pour y remédier, une nouvelle architecture d'étalonnage utilise un mécanisme de cellule de retard grossier-fin, qui atténue efficacement l'impact des imprécisions temporelles. L'une des solutions proposées a été fabriquée en utilisant la technologie FDSOI 28 nm de ST et validée. Les résultats des mesures montrent un SFDR supérieur à 60dBc pour des fréquences supérieures à 1 GHz après optimisation, illustrant le potentiel de notre architecture dans l'amélioration de la fiabilité et de l'efficacité de la génération de signaux sinusoïdaux sur la puce pour les circuits intégrés AMS-RF.