ARSENE (ARchitectures SEcurisées pour le Numérique Embarqué)

Titre du projet en français : ARchitectures SEcurisées pour le Numérique Embarqué
Titre du projet en anglais : Secure architectures for embedded digital systems
Mots-clés : Sécurité des processeurs, mémoires sécurisées, RNG, PUF, accélérateurs cryptographiques, outils de compilation, outils d’aide à la conception sécurisée, OS embarqué

La sécurité des composants et des objets communicants les intégrant prend une importance grandissante dans la problématique générale de cybersécurité. Afin de répondre à ces enjeux fondamentaux, la communauté de recherche française en sécurité des systèmes embarqués, très active dans le domaine, va désormais se fédérer au sein du projet ARSENE afin d’accélérer, de manière coordonnée et structurée, la recherche et le développement de solutions de sécurité souveraines et industrialisables. Les objectifs premiers du projet sont de faire avancer significativement les travaux de recherche sur des sujets clefs sur lesquels la recherche française se veut différenciatrice et souveraine. Une première partie des travaux menés au sein d’ARSENE porte sur la sécurisation des implémentations de références de deux gammes de processeurs RISC-V : RISC-V 32 bits, pour des applications IoT contraintes, intrinsèquement sécurisées contre les attaques physiques, et RISC-V 64 bits pour des applications plus riches, particulièrement sécurisées contre les attaques logicielles exploitant les failles matérielles. L’intégration sécurisée de ces processeurs au sein de systèmes sur puce (SoC) hétérogène est un second aspect étudié dans ce projet, ainsi que la recherche et le développement de briques critiques pour de tels SoC, notamment des générateurs de nombres aléatoires robustes et fiables, des mémoires sécurisées contre les attaques physiques, des mémoires fonctionnalisées pour la sécurité et des accélérateurs cryptographiques agiles pour algorithmes dits « pré et post-quantiques ». Ces travaux sur le matériel sont complétés par l’étude d’outils logiciels pour l’annotation dynamique de code et pour la génération de codes sécurisés, par l’étude et la mise en œuvre de noyaux sécurisés pour OS embarqués, et par la recherche sur des techniques de supervision dynamique d’exécution sécurisée. La mise en œuvre de démonstrateurs ASIC et FPGA intégrant les briques étudiées et développées permet dans une dernière étape de tester et valoriser ces travaux de recherche. Ce projet très ambitieux, de par le large panorama des sujets couverts et des moyens demandés, se veut riche en matière de rayonnement scientifique au niveau international mais aussi en termes de valorisation au sein des écosystèmes locaux, nationaux et internationaux. Il permettra en plus  d’amorcer une dynamique durable de coopération transverse entre les équipes du projet, non seulement pour l’avancement scientifique des sujets, mais aussi pour le montage de futurs projets de collaborations notamment à l’échelle européenne ou de transfert industriel.