Thesis defence of Roua Boulifa (AMfoRS team): Robust and Secure RISC-V Architecture

Roua BOULIFA - AMfoRS team

Thesis direction
Giorgio DI NATALE - Thesis director - Research director - TIMA Laboratory - CNRS
Paolo MAISTRI - Thesis co-supervisor - Research project manager - TIMA Laboratory - CNRS

Rapporteurs
Alberto BOSIO - Rapporteur - Full professor - École Centrale de Lyon
Pascal BENOIT - Rapporteur - Full professor - Université de Montpellier

Composition of the jury
Giorgio DI NATALE - Thesis director - Research director - TIMA Laboratory - CNRS
Alberto BOSIO - Rapporteur - Full professor - École Centrale de Lyon
Pascal BENOIT - Rapporteur - Full professor - Université de Montpellier
Maria MENDEZ REAL - Examinator - Associate professor - Université Bretagne-Sud
Katell MORIN ALLORY - Examinator - Associate professor - TIMA Laboratory - Grenoble INP
Paolo MAISTRI - Guest - Research project manager - TIMA Laboratory - CNRS

Title: Robust and Secure RISC-V Architecture
Keywords: hardware security, fault injection attacks, fault modeling, vulnerability analysis, RISC-V, dependability
Abstract: Modern microprocessors aim at providing the best possible performance at a reasonable cost. For this reason, several architectural optimizations are often designed, engineered, and implemented: such complexity is usually transparent to users and developers, who cannot see the hidden elements. Indeed, micro architecture designers have progressively added many complex hardware blocks (for example, pipeline, forwarding data path, cache memories, an others) in order to optimize program executions. The increasing complexity of the microprocessor architectures and the applications they run, however, means that foreseeing the behavior of the system under non nominal conditions is a hard and critical challenge. The behavior of the CPU (and of the full system) when external interferences affect the system may be largely affected by these hidden elements. Thus, it is highly important that the design flow should take into consideration from the very beginning the possibility of perturbations on the external clock, the power supply, or the electromagnetic surrounding that might alter the safe and secure execution of code. The objective of this thesis is to improve the understanding of a RISC-V architecture under fault injection campaigns. The first part focuses on modeling the effects of complex fault occurrences and perturbations at the micro architectural level. This thesis includes a detailed analysis of the error mechanisms occurring within the RISC-V architecture across different abstraction levels. Based on this understanding, it proposes and evaluates architectural solutions to identify the potential vulnerabilities.

Titre : Architecture RISC-V robuste et sécurisée
Mots-clés : sécurité matérielle, attaques par injection de fautes, modélisation des fautes, analyse de vulnérabilités, RISC-V, fiabilité
Résumé : Les microprocesseurs modernes visent à offrir les meilleures performances possibles à un coût raisonnable. Pour cette raison, plusieurs optimisations architecturales sont souvent conçues, développées et mises en œuvre : une telle complexité reste généralement invisible pour les utilisateurs et les développeurs, qui ne perçoivent pas les éléments cachés. En effet, les concepteurs de microarchitectures ont progressivement ajouté de nombreux blocs matériels complexes (par exemple, le pipeline, le chemin de données avec transmission anticipée, les mémoires cache, et d'autres) afin d’optimiser l’exécution des programmes. Cependant, la complexité croissante des architectures de microprocesseurs et des applications qu’ils exécutent rend particulièrement difficile et critique la prévision du comportement du système dans des conditions non nominales. Le comportement du processeur (et du système dans son ensemble) lorsqu’il est soumis à des interférences extérieures peut être fortement influencé par ces éléments cachés. Il est donc primordial que le processus de conception prenne en compte, dès les premières étapes, la possibilité de perturbations sur l’horloge externe, l’alimentation électrique ou l’environnement électromagnétique, susceptibles de compromettre l’exécution sûre et sécurisée du code. L’objectif de cette thèse est d’améliorer la compréhension du comportement d’une architecture RISC-V lors de campagnes d’injection de fautes. La première partie porte sur la modélisation des effets de fautes complexes et des perturbations au niveau microarchitectural. Cette thèse propose une analyse détaillée des mécanismes d’erreur affectant l’architecture RISC-V à différents niveaux d’abstraction. Sur la base de cette compréhension, elle propose et évalue des solutions architecturales permettant d'identifier les vulnérabilités potentielles.