Thesis defence of Mohamed Khalil Bouchoucha (RMS team): Design methodology based on the inversion coefficient for RF and mmW circuits optimization using 28 nm FD-SOI CMOS technology

Mohamed Khalil BOUCHOUCHA - RMS team

Composition of the jury
Sylvain BOURDEL - Thesis director - Full professor - Grenoble INP / TIMA
Andreia CATHELIN - Thesis co-director - HDR engineer - STMicroelectronics Crolles
Andreas KAISER - Rapporteur - Research director - CNRS
Marie-Minerve LOUERAT - Rapporteur - Research project manager - CNRS
Christian ENZ - Examinator - Emeritus professor - Ecole polytechnique fédérale de Lausanne (Switzerland)
Eric A.M. KLUMPERINK - Examinator - Associate professor - Universiteit Twente (Netherlands)
Florence PODEVIN - Examinator - Full professor - Grenoble INP / TIMA
Yann DEVAL - Examinator - Full professor - Université de Bordeaux
Otin ARANZAZU - Guest - Full professor - Instituto de Investigacion en en ingenieria de Aragon (Zaragoza, Spain)

Title: Design methodology based on the inversion coefficient for RF and mmW circuits optimization using 28 nm FD-SOI CMOS technology
Keywords: RF design, inversion coefficient, FD-SOI, Design method, Low Power, LNA
Abstract: In response to the flourishing market demands for the new generation of IoT devices, this work addresses the design and optimization of Low Noise Amplifiers (LNAs). The LNAs serves as the main building block of low-power LNA-first sub-6GHz receivers dedicated to 5G Long-Term Evolution for machines (LTE-M) and Narrowband IoT (NB-IoT) cellular standards. Recognizing the escalating challenges in ultra-low power IoT device connectivity, the significance of optimizing LNAs lies in enhancing overall receiver performance and meeting the strict low noise and reduced power budget requirements of LTE-M and NB-IoT applications. Besides, it requires the utilization of cost-efficient, high-performing, and extensively integrated technology for Very Large Scale Integration. In this thesis, we employ the 28 nm FD-SOI CMOS technology provided by STMicroelectronics. To improve power efficiency, the LNA is designed using a comprehensive analytical methodology. This methodology leverages the transistor inversion level as a key design parameter, providing insights into the design space. Employing a proposed simple 6- parameter advanced compact model (ACM) introduced in this work, applicable across all transistor regions and operation regimes, the methods enable preliminary LNA sizing through analytical equations. This simple model, an adaptation of previous ACM versions accommodating various physical parameters, is made suitable for both bulk and FD-SOI technology, incorporating a fourth terminal. The primary contribution lies in the design of a wideband, low-noise sub-6GHz tunable multimode inductorless LNA, utilizing an active gm-boosting Common-Gate (CG) architecture. Tunability is achieved through discrete coarse mode selection and continuous fine-tuning the back-gate of FD-SOI CMOS technology, showcasing the adaptability of body-bias for finely tunable architectures, specifically addressing the dynamic demands of IoT environments. The transistor model, coupled with the analytical LNA description, guides the design algorithm, exploring various performance trade-offs against the specified requirements. Implemented in STMicroelectronics’ 28 nm FD-SOI CMOS Technology with an active area of 0.0059 mm2, the measured performance demonstrates over 30 dB voltage gain with a dynamic range exceeding 20 dB across modes for a frequency range of 400 MHz to 5 GHz. The noise figure (NF) varies from a stringent value of 1.8 dB to 7 dB, while the Input-referred third-order Intercept Point (IIP3) spans from -24.5 dBm to -6.5 dBm based on the selected mode. The maximum power consumption is 1.86 mW from a 0.9 V supply. Fine-tuning the LNA performances across modes achieves extensive coverage of the design space. Furthermore, the proposed design methodologies are applied to different LNA architectures, including Resistive feedback common-source, common-gate, and gm-boost common gate LNAs, showcasing the simplicity and applicability of the analytical approach in addressing diverse design scenarios. This paves the way to future energy-efficient implementations targetting ULP ULV IoT receiver front-end solutions.

Titre : Méthode de conception basée sur le coefficient d’inversion pour l’optimisation énergétiques des circuits RF et millimétrique, en technologie 28 nm FD-SOI CMOS
Mots-clés : coefficient d'inversion, circuit RF, FD-SOI, Méthode de design, Faible consommation, LNA
Résumé : En réponse à la demande croissante sur le marché des objets connectés (IoT), cette thèse explore la conception et l’optimisation d’amplificateurs à faible bruit (LNA) en tant que composants essentiels des récepteurs fonctionnant en dessous de 6 GHz et dédiés aux normes cellulaires Long-Term Evolution for Machines (LTE-M) et Narrowband IoT (NBIoT). Face aux défis croissants de la connectivité des dispositifs IoT à ultra-basse consommation, l’importance de l’optimisation des LNAs réside dans l’amélioration des performances globales des récepteurs, en répondant aux exigences strictes en termes de faible bruit et de consommation énergétique réduite propres aux applications LTE-M et NB-IoT. De plus, cela nécessite l’utilisation d’une technologie de très grande échelle d’intégration, économique et performante. Dans cette thèse, nous utilisons la technologie 28 nm FD-SOI CMOS fournie par STMicroelectronics. Afin d’accroître l’efficacité énergétique, le LNA est conçu en utilisant une méthode analytique complète. Cette approche exploite le niveau d’inversion du transistor comme paramètre de conception clé, offrant ainsi des perspectives sur l’espace de conception. Grâce à l’utilisation d’un modèle compact avancé (ACM) simple à 6 paramètres développé dans cette thèse, applicable à toutes les régions et tous les régimes de fonctionnement du transistor, cette méthode permet d’obtenir un dimensionnement préliminaire du LNA à travers des équations analytiques. Ce modèle simple, une adaptation de versions ACM antérieures prenant en compte divers paramètres physiques, convient à la fois à la technologie bulk (à substrat massif) et à la technologie FD-SOI, incluant la quatrième borne (grille arrière). La contribution majeure de ce travail consiste en la conception d’un amplificateur à faible bruit (LNA) multimode sans inductance, accordable, basé sur une architecture de grille commune (CG) à renforcement actif du gm (gm-boost). L’accordabilité est obtenue par une sélection grossière discrète du mode suivie d’un réglage fin continu grâce à la grille arrière de la technologie FD-SOI. Il démontre la capacité offerte par la polarisation de la grille arrière à mettre en œuvre des architectures finement ajustables, répondant spécifiquement aux exigences dynamiques des environnements IoT. Le modèle du transistor ainsi que la description analytique du LNA nous permettent d’implémenter un algorithme de conception afin d’explorer les différents compromis de performance face à un ensemble de spécifications. Implémenté dans la technologie FD-SOI 28 nm de STMicroelectronics avec une surface active de 0,0059 mm2, les performances mesurées démontrent un gain en tension de plus de 30 dB avec une plage dynamique dépassant 20 dB entre les modes. Le facteur de bruit varie de 1,8 dB à 7 dB, tandis que le Point d’Interception du Troisième Ordre référé à l’entrée (IIP3) s’étend de -24,5 dBm à -6,5 dBm en fonction du mode sélectionné. La consommation électrique maximale est de 1,86 mW avec une alimentation de 0,9 V. Le réglage fin des performances du LNA entre les modes permet une couverture étendue de l’espace de conception. De plus, les méthodologies de conception proposées sont appliquées à différentes architectures de LNA, notamment la source commune avec rétroaction résistive, la grille commune et le LNA à grille commune avec gm-boost, mettant en évidence la polyvalence et l’applicabilité de l’approche analytique pour aborder divers scénarios de conception.