Skip to main content

Thesis defence of Manasa Madhvaraj (RMS team): Self-referenced BIST for random jitter measurement with sub-picosecond resolution at GHz frequency

Thesis defence / RMS

On March 21, 2024

Manasa MADHVARAJ - RMS team

Composition of the jury
Salvador MIR
- Thesis director - Research Director - CNRS - TIMA Grenoble
Abhijit CHATTERJEE - Rapporteur - Full professor - Giorgia Institute of Technology (Atlanta, USA)
Jean-Baptiste BEGUERET - Rapporteur - Full professor - Université de Bordeaux
Emmanuel SIMEU - Examinator - Full professor - Université Grenoble Alpes - TIMA
Florence AZAIS - Examinator - Research project manager - Université de Montpellier
Manuel BARRAGAN - Guest - HDR Research project manager - CNRS - TIMA Grenoble
Jean-Baptiste MOULARD - Guest - Engineer - STMicroelectronics Crolles

Title: Self-referenced BIST for random jitter measurement with sub-picosecond resolution at GHz frequency
Keywords: Test, Jitter, Mixed-signal circuits
Abstract
: This thesis proposes a novel implementation of on-chip jitter measurement with a sub-picosecond resolution using a self-referenced architecture in STMicroelectronics 28 nm FD-SOI technology. Clock jitter is the deviation in the time instants of signal edges of a periodic signal that can have an adverse impact on various parameters depending on the application. Jitter measurement with a sub-picosecond resolution for signals in the Gigahertz range has become a necessity in this age of high-speed data transfer. On-chip jitter measurement is a great alternative to measure jitter of high-speed clocks and overcome challenges faced in external jitter measurement. The on-chip self-referenced architecture does away with the need for an external very clean clock, and a delayed version of the clock signal under test (SUT) is used for sampling. Clock jitter is computed from the jitter histogram that is generated by sampling the SUT around the vicinity of the ideal rising edge. The major challenge posed by the self-referenced architecture for jitter measurement at high resolution is the need for very precise delay elements. The resolution of measurement depends on the smallest time-step by which the SUT can be delayed. This thesis addresses this challenge by using a combination of Vernier Delay Line (VDL) and Time Difference Amplifier (TDA) in addition to highly tunable delay elements to achieve a sub-picosecond resolution of random jitter measurement. A Ring Oscillator-based calibration scheme has been used for precise tuning of required delays, which allows for a one-shot calibration of all delay elements. The fabricated prototype of the instrument occupies a die area of 340*230 µm2 without pads. Electrical simulations demonstrate the possibility of sub-picosecond resolution of jitter measurement for clock signal in the Gigahertz range. This work has been carried out in the framework of the Nano 2022 program in collaboration with ST Microelectronics, Crolles.

Titre : BIST autoréférencé pour la mesure de la gigue aléatoire avec une résolution inférieure à la picoseconde à des fréquences GHz
Mots-clés : Circuits mixtes, Gigue, Test
Résumé
: Cette thèse propose une nouvelle implémentation de la mesure de gigue sur la puce avec une résolution sub-picoseconde en utilisant l'architecture auto-référencée dans la technologie FD-SOI 28 nm de STMicroelectronics. La gigue d'horloge est la déviation des instants temporels des fronts d'un signal périodique qui peut avoir un impact négatif sur divers paramètres en fonction de l'application. La mesure de la gigue avec une résolution inférieure à la picoseconde pour des signaux de l'ordre du gigahertz est devenue une nécessité à l'ère du transfert de données à grande vitesse. La mesure de la gigue sur puce est une excellente alternative pour mesurer la gigue des horloges à grande vitesse et surmonter les difficultés rencontrées dans la mesure de la gigue externe. L'architecture auto-référencée sur puce supprime le besoin d'une horloge externe très propre, et une version retardée du signal d'horloge sous test (SUT) est utilisée pour l'échantillonnage. La gigue de l'horloge est calculée à partir de l'histogramme de gigue généré par l'échantillonnage du SUT à proximité du front montant idéal. Le principal défi posé par l'architecture auto-référencée pour la mesure de la gigue à haute résolution est la nécessité de disposer d'éléments de retard très précis. La résolution de la mesure dépend du plus petit pas de temps par lequel le SUT peut être retardé. Cette thèse relève ce défi en utilisant une combinaison de ligne de retard Vernier (VDL) et d'amplificateur de différence de temps (TDA) en plus d'éléments de retard hautement accordables pour atteindre une résolution inférieure à la picoseconde de la mesure de gigue aléatoire. Un schéma d'étalonnage basé sur un oscillateur en anneau a été utilisé pour un réglage précis des retards requis, ce qui permet un étalonnage de l´ensemble des éléments en un seul coup. Le prototype fabriqué de l'instrument occupe une surface de 340*230 µm2 sans pads. Les simulations électriques démontrent la possibilité d'une résolution sub-picoseconde de la mesure de la gigue pour un signal d'horloge dans la gamme des gigahertz. Ce travail a été réalisé dans le cadre du programme Nano 2022 en collaboration avec ST Microelectronics, Crolles.

Date

On March 21, 2024
Complément date

21/03/2024 - 10:00

Localisation

Complément lieu

Grenoble INP (Viallet) - Amphi Gosse

Submitted on February 9, 2024

Updated on February 9, 2024