Thesis defence of Chandana Deshpande (SLS team): Building an Efficient 128-bit General Purpose Processor

Chandana DESHPANDE - SLS team

Thesis direction
Frédéric PÉTROT - Thesis director - Full professor - TIMA Lab. - Grenoble INP-UGA
Arthur PERAIS - Co-thesis supervisor - Research project manager - TIMA Lab. - CNRS Délégation Alpes

Rapporteurs
Vianney LAPÔTRE - Rapporteur - Associate professor - Université Bretagne Sud
David NOVO - Rapporteur - HDR Research project manager - CNRS Délégation Occitanie Est

Composition of the jury
Frédéric PÉTROT - Thesis director - Full professor - TIMA Lab. - Grenoble INP-UGA
Vianney LAPÔTRE - Rapporteur - Associate professor - Université Bretagne Sud
David NOVO - Rapporteur - HDR Research project manager - CNRS Délégation Occitanie Est
Abdoulaye GAMATIÉ - Examinator - Research director - CNRS Délégation Occitanie Est
Pascal SAINRAT - Examinator - Full professor - Université Toulouse 3
Frédéric ROUSSEAU - Examinator - Full professor - Université Grenoble Alpes
Arthur PERAIS - Guest - Research project manager - TIMA Lab. - CNRS Délégation Alpes

Title: Building an Efficient 128-bit General Purpose Processor
Keywords: General-purpose processors, Clustered microarchitecture, Dynamic steering, Backward address slice, Region based compression scheme, RISC-V
Abstract: The goal of this thesis is to build the next generation computer, which notably entails increasing the address space (e.g., to 128-bit) to allow any process to access a gigantic amount of data. This can notably allow the unification of storage and memory, allowing data to be accessed with load and store instructions regardless of its actual location (memory, storage, peripheral, etc.). Within the processor, going to 128-bit has a significant impact. First, general purpose registers must double in size to implement 128-bit arithmetic to manipulate 128-bit addresses. This impacts the area and power consumption of the register file, the functional units, the bypass network, etc. This hardware overhead is paid even if a user simply ported (recompiled) a program written for a 64-bit machine to this new 128-bit machine, even if the program does not make use of the larger address space. Moreover, there exists a performance cost since pointers now occupy 128 bits, meaning that the footprint of pointers in memory (and in cache memory) is doubled. The goal of this Ph.D. thesis is to quantify the impact of the move from 64-bit to 128-bit on central processor (CPU) performance, and to propose microarchitectural solutions to significantly reduce this impact. 

Titre : Définition d'un processeur généraliste 128-bit
Mots-clés : Processeurs à usage général, Micro-architecture en cluster, Steering dynamique, Chaîne de dépendance via adresse, Schéma de compression basé sur la région, RISC-V
Résumé : L’objectif de cette thèse est de construire la nouvelle génération d'ordinateurs, ce qui implique notamment d’augmenter l’espace d’adressage (par exemple à 128 bits) afin de permettre à tout processus d’accéder à une gigantesque quantité de données. Cela peut notamment permettre l'unification du stockage et de la mémoire, permettant d'accéder aux données avec des instructions de chargement et de stockage quel que soit leur emplacement réel (mémoire, stockage, périphérique, etc.). Au sein du processeur, le passage à 128 bits a un impact significatif. Premièrement, les registres à usage général doivent doubler de taille afin d'implémenter l'arithmétique 128 bits pour manipuler les adresses 128 bits. Cela a un impact sur la surface et la consommation du fichier de registre, des unités fonctionnelles, du réseau de bypass, etc. Cette surcharge matérielle est payée même si un utilisateur a simplement porté (recompilé) un programme écrit pour une machine 64 bits sur cette nouvelle machine 128 bits, même si le programme n'utilise pas l'espace d'adressage plus grand. De plus, il existe un coût en performances puisque les pointeurs occupent désormais 128 bits, ce qui signifie que l'empreinte des pointeurs en mémoire (et en mémoire cache) est doublée. L'objectif de cette thèse consiste à consiste à quantifier l'impact du passage du 64 bits au 128 bits sur les performances du processeur central (CPU), et à proposer des solutions microarchitecturales pour réduire considérablement cet impact.