Thesis defence

HDR thesis defence of Mounir BENABDENBI (AMfoRS team): Contributions to the Test, Fault Tolerance and Approximate Computing of System on a Chip

on the 7 February 2023
07/02/2023 - 10:00
Mounir BENABDENBI - AMfoRS team
HDR thesis : habilitation to conduct research
Thèse HDR : habilitation à diriger des recherches

Composition of the jury
Vincent BEROULLE - Rapporteur - Full professor - Grenoble Institute of Technology (Grenoble INP) - LCIS Valence (France)
Patrick GIRARD - Rapporteur - Research director - CNRS - LIRMM Montpellier (France)
Matteo SONZA REORDA  - Rapporteur - Full professor - Politecnico di Torino (Italy)
Alberto BOSIO - Examinator - Full professor - Ecole Centrale de Lyon, INL (France)
Giorgio DI NATALE - Examinator - Research director - CNRS - TIMA Grenoble (France)
Frédéric ROUSSEAU - Examinator - Full professor - Université Grenoble Alpes - TIMA Grenoble (France)

Contributions to the Test, Fault Tolerance and Approximate Computing of System on a Chip
Keywords: SoC, test, monitoring, fault tolerance, NoC, approximate computing, FPGA

The growing increase in integration density has enabled the design of connected embedded systems with high computing performance and low power consumption.
Applications taking advantage of these characteristics, with the advent of the Internet, have been rapidly democratized and have had a major societal impact: smartphones and social networks for example.
This constant integration has allowed great progress in terms of performance but had also required increased attention to everything related to the quality and reliability of the manufactured circuits, especially for circuits targeting critical applications (e.g., aerospace, automotive, health).

Densification exposes the circuit to more defects, defects that can appear at the time of manufacture or later when the circuit is in its final environment.
To compensate for this, the techniques for testing circuits have had to evolve and adapt to allow the developments we have experienced. 
With the growth of defect density and the need for reliability, there was also a growing demand for integrating fault-tolerant mechanisms.

In this presentation, I will overview my research contributions focused on the testing of large-scale circuits (production test and in the field test) and on the tolerance to all kinds of defects that may occur during or after circuit manufacture (such as Single Event Errors (SEE) and defects due to aging).
As a summary, I will present the following contributions:
- IPs and System on a Chip (SoC) testing using Software Based Self-Test (SBST) techniques
- A hardware/software framework enabling the online monitoring of manycore SoCs.
- 2D and 3D Network On Chip (NoC) testing and fault tolerance.
- Test of a new hierarchical FPGA architecture.
- Approaches to design more power efficient circuits using the approximate computing paradigm.
 
Contributions au test, à la tolérance aux fautes et au calcul approché des systèmes sur puce
Mots-clés : système sur puce, test, tolérance aux fautes, réseau sur puce, calcul approché, FPGA
L'augmentation croissante de la densité d'intégration a permis de concevoir des systèmes embarqués connectés à haute performance de calcul et à faible consommation d'énergie.
Les applications tirant parti de ces caractéristiques, avec l'avènement d'Internet, se sont rapidement démocratisées et ont eu un impact sociétal majeur : smartphones et réseaux sociaux par exemple.
Cette intégration constante a permis de grands progrès en termes de performances mais a également nécessité une attention accrue pour tout ce qui concerne la qualité et la fiabilité des circuits fabriqués, en particulier pour les circuits visant des applications critiques (par exemple, aérospatiale, automobile, santé).

La densification expose le circuit à davantage de défauts, défauts qui peuvent apparaître au moment de la fabrication ou plus tard lorsque le circuit se trouve dans son environnement final.
Pour compenser cela, les techniques de test des circuits ont dû évoluer et s'adapter pour permettre les développements que nous avons connus. 
Avec l'augmentation de la densité de défauts et le besoin de fiabilité, il y a également eu une demande croissante d'intégration de mécanismes de tolérance aux fautes.

Dans cette présentation, je ferai un tour d'horizon de mes contributions de recherche axées sur le test de circuits à grande échelle (test de production et test du circuit dans son environnement) et sur la tolérance à tous types de défauts qui peuvent survenir pendant ou après la fabrication du circuit.
En guise de résumé, je présenterai les contributions suivantes :
- Tests d'IPs et de systèmes sur puce (SoC) en utilisant des techniques d'auto-test basé sur le logiciel (SBST).
- Plateforme matérielle/logicielle permettant la surveillance en ligne de SoCs massivement multi-processeurs.
- Test et tolérance aux pannes de réseaux sur puce (NoC) 2D et 3D
- Test d'une nouvelle architecture FPGA hiérarchique.
- Approches pour concevoir des circuits plus économes en énergie en utilisant le paradigme du calcul approché.

Location

TIMA Laboratory - Room T312
Mis à jour le 19 December 2022