Laboratoire TIMA

Actualités


L'anniversaire des 25 ans du Laboratoire TIMA aura lieu le

04/06/2018, Château de Sassenage, FRANCE

Evénement sur invitation
Cette journée est un moment fort dans la vie du Laboratoire.
Elle regroupera des anciens membres du Laboratoire, des industriels, des personnalités académiques et universitaires, collègues des autres laboratoires etc ...

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Conférences

28rd International Workshop on Power And Timing Modeling, Optimization and Simulation

PATMOS
Venue: Costa Brava, SPAIN
Date: July 2-4, 2018

Summary: PATMOS has a history of 30 years, being one of the first conferences focusing on low power. Starting 2018, PATMOS will be collocated with two complementary conferences, IOLTS and IVSW, forming FEDfRo, the federative event on Design for Robustness. The traditional scope of PATMOS has mainly been about the design of circuits and architectures optimized for highest performance at lowest power consumption. But meanwhile, power-efficiency has become extremely important for many more areas spreading far beyond this traditional R&D niche. Energy efficiency has become a must in the connected network of battery-operated nodes known as Internet-of-Things (IoT). Wearable devices, home appliances, vehicles and security surveillance systems mostly rely on small sensors that should ideally operate on battery charge for days or even weeks. However, current battery efficiencies do not keep up with the growing demands of IoT nodes for power, forcing us to seek novel techniques for energy harvesting and power optimization. Additionally, energy-efficient ICT (Information and Communication Technology) infrastructures are a key issue for local and global economies. Some predict that, if current trends continue, the electricity consumption caused by the Internet will increase up to 30 times in the year 2030. The strong increase of wireless communication and the growth of cloud computing require orders of magnitude more computational power. PATMOS 2018 aims to find solutions for both, small-scaled integrated circuits in IoT nodes, and large-scale ICT infrastructures that require massive energy consumption.

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3rd International Verification and Security Workshop

IVSW
Venue: Costa Brava, SPAIN
Date: July 2-4, 2018

Summary: Issues related to verification and security are increasingly important in modern electronic systems. In particular, the huge complexity of electronic systems has led to growth in quality, reliability and security needs in several application domains as well as pressure for low cost products. There is a corresponding increasing demand for cost-effective verification techniques and security solutions. These needs have increased dramatically with the increased complexity of complex electronic systems and the fast adoption of these systems in all aspects of our daily lives. The goal of IVSW is to bring industry practitioners and researchers from the fields of security, verification, validation, test, and reliability to exchange innovative ideas and to develop new methodologies for solving the difficult challenges facing us today in various SOC design environments. IVSW 2018 is sponsored by IEEE Council on Electronic Design Automation (CEDA).

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24th IEEE International Symposium on On-Line Testing and Robust System Design

IOLTS
Venue: Costa Brava, SPAIN
Date: July 2-4, 2018

Summary: Issues related to On-line testing techniques, and more generally to design for robustness, are increasingly important in modern electronic systems. In particular, the huge complexity of electronic systems has led to growth in reliability needs in several application domains as well as pressure for low cost products. There is a corresponding increasing demand for cost-effective design for robustness techniques. These needs have increased dramatically with the introduction of nanometer technologies, which impact adversely noise margins; process, voltage and temperature variations; aging and wear-out; soft error and EMI sensitivity; power density and heating; and make mandatory the use of design for robustness techniques for extending, yield, reliability, and lifetime of modern SoCs. Design for reliability becomes also mandatory for reducing power dissipation, as voltage reduction, often used to reduce power, strongly affects reliability by reducing noise margins and thus the sensitivity to soft-errors and EMI, and by increasing circuit delays and thus the severity of timing faults. There is also a strong relation between Design for Reliability and Design for Security, as security attacks are often fault-based. The International Symposium on On-Line Testing and Robust System Design (IOLTS), is an established forum for presenting novel ideas and experimental data on these areas. The Symposium is sponsored by the IEEE Council on Electronic Design Automation (CEDA) and the 2018 edition is organized by the IEEE Computer Society Test Technology Technical Council, the University of Athens, and the TIMA Laboratory.

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Thèses soutenances

« Nouvelles méthodes pour l'estimation, en amont et au cours du développement, de la performance du logiciel sur plate-forme Soc ».

Candidat : P. Njoyah Ntafam

Directeur de thèse : F. Pétrot

Président du jury : F. Rousseau

Thèse de Doctorat : These de Doctorat, Université de Grenoble

Soutenance : Le 20/04/2018 à 10 h 00, GRENOBLE INP (Viallet) - Amphi Gosse

Résumé

La thèse vise à identifier, développer et expérimenter des méthodes, basées sur des modèles, qui permettront l'estimation et l'optimisation de la performance du logiciel embarqué sur puce (System-On-Chip, SoC) en phase amont d'un projet de SoC. En effet, les méthodes actuelles de dimensionnement, qui n'exécutent pas de logiciel, ne suffisent plus pour la complexité des nouvelles architectures composées a la fois de multi-processeurs à coherence de cache et de sous-systemes dedies. Le défi est de déterminer si une combinaison de modèles peut fournir à la fois la précison de l'estimation qui est requise, et la rapidité de simulation attendue en démarrage de projet SoC par les architectes materiel, système, et logiciel.

 

« Optimisation du Fonctionnement d’un Générateur de Hiérarchies Mémoires pour les Systèmes de Vision Embarquée ».

Candidat : K. Hadj Salem

Directeur de thèse : S. Mancini

Thèse de Doctorat : These de Doctorat, Université de Grenoble

Spécialité : Micro et Nano Electronique

Soutenance : Le 26/04/2018 à 14 h 00, ESISAR - Amphi A042 (50 rue Barthélémy de Laffemas - BP 54 - 26902 VALENCE)

Résumé

Les recherches de cette thèse portent sur la mise en œuvre des méthodes de la recherche opérationnelle (RO) pour la conception de circuits numériques dans le domaine du traitement du signal et de l'image, plus spécifiquement pour des applications multimédia et de vision embarquée. Face à la problématique de ``Memory Wall'', les concepteurs de systèmes de vision embarquée, Mancini et al. (Proc.DATE, 2012), ont proposé un générateur de hiérarchies mémoires ad-hoc dénommé Memory Management Optimization (MMOpt). Cet atelier de conception est destiné aux traitements non-linéaires afin d'optimiser la gestion des accès mémoires de ces traitements. Dans le cadre de l'outil MMOpt, nous abordons la problématique d'optimisation liée au fonctionnement efficace des circuits de traitement d'image générés par MMOpt visant l'amélioration des enjeux de performance (contrainte temps-réel), de consommation d'énergie et de coût de production. Ce problème électronique a été modélisé comme un problème d'ordonnancement multi-objectif, appelé 3-objective Process Scheduling and Data Prefetching Problem (3-PSDPP), reflétant les 3 principaux enjeux électroniques considérés. À notre connaissance, ce problème n'a pas été étudié avant dans la littérature de RO. Une revue de l'état de l'art sur les principaux travaux liés à cette thèse, y compris les travaux antérieurs proposés par Mancini et al. (Proc.DATE, 2012) ainsi qu'un bref aperçu sur des problèmes voisins trouvés dans la littérature de RO, a ensuite été faite. En outre, la complexité de certaines variantes mono-objectif du problème d'origine 3-PSDPP a été établie. Des approches de résolution, y compris les méthodes exactes (PLNE) et les heuristiques constructives, sont alors proposées. Enfin, la performance de ces méthodes a été comparée par rapport à l'algorithme actuellement utilisé dans l'outil MMOpt, sur des benchmarks disponibles dans la littérature ainsi que ceux fournis par Mancini et al. (Proc.DATE, 2012). Les solutions obtenues sont de très bonne qualité et présentent une piste prometteuse pour optimiser les performances des hiérarchies mémoires produites par MMOpt. En revanche, vu que les besoins de l'utilisateur de l'outil sont contradictoires, il est impossible de parler d'une solution unique en optimisant simultanément les trois critères considérés. Un ensemble de bonnes solutions de compromis entre ces trois critères a été fourni. L'utilisateur de l'outil MMOpt peut alors décider de la solution qui lui est la mieux adaptée.

 

Distinctions


Best Poster at JNRDM'2017 (Strasbourg, FRANCE)

Project: Best Poster at JNRDM'2017 (Journées Nationales du Réseau Doctoral en Micro-nanoélectronique 2017)
Date: November 6-8, 2017
Place: Strasbourg (FRANCE)
Title: "Conception en vue du test d’un amplificateur de puissance à 60 GHz"
Authors: Florent CILICI, Manuel BARRAGAN, Estelle LAUGA-LARROZE, Sylvain BOURDEL, Salvador MIR

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Best Presentation and Paper Award at JNRSE'2017 (Lyon, FRANCE)

Project: Best Presentation and Paper Award at JNRSE 2017 (7èmes Journées Nationales sur la Récupération et le Stockage d'Energie)

Title: "Modeling and operating temperature tuning of a thermally activated piezoelectric generator"

Authors: Adrian RENDON-HERNANDEZ and Skandar BASROUR

Abstract: This paper deals with the finite element model of a thermally activated piezoelectric generator. Furthermore, it presents an experimentally validated temperature tuning technique based on the gap distance of the triggering system. The working principle of proposed generator relies on the multi step thermal-to-mechanical-to-electrical energy conversion, overcoming inconveniences related to fast temporal temperatura variations and large temperature differences for efficient operating of classical direct thermal energy conversion. Performance optimization can be done in the form of temperature span tuning by changing the gap distance. By increasing this parameter, it is possible to maximize the Energy up to 10 times. Experimental data suggests that output energy up to 67 μW is possible when optimal gap distance is set. This corresponds to a power density of 103 μWcm-3

May 9-10, 2017

 

Runner-up Best Paper Award in SBCCI'2016 (Belo Horizonte, BRAZIL)

Project: Runner-up Best Paper Award in lnternational Symposium on Integrated Circuits and Systems Design (SBCCI) 2016

Project: New Asynchronous Protocols for Enhancing Area and Throughput in Bundled-Data Pipelines

Authors: Jean SIMATIC (TIMA, CDSI), Abdelkarim CHERKAOUI (TIMA, CDSI), Rodrigo POSSAMAI-BASTOS (TIMA, CDSI) and Laurent FESQUET (TIMA, CDSI)

Abstract: This paper presents two new area-reduced controllers for bundled-data asynchronous pipelines in which the stages have long critical paths. The proposed protocols allow to reduce the number of required delay elements by using the falling edge of the asynchronous request to indicate data validity. For critical path lengths of 25 gates, the first presented scheme decreases the controller area by 48% and slightly increases the maximum throughput (2%) in comparison to a standard micropipeline implementation. The other more-concurrent scheme proposition leads to a 25% area reduction and a 40% improvement of the maximum pipeline throughput.

August 29 - September 3, 2016

 

Jobs

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