Laboratoire TIMA

Actualités



Conférences

2nd IEEE Federative Event on Design for Robustness

FEDfRo
Venue: Hotel Macedonia Palace, Thessaloniki, GREECE
Date: July 3-5, 2017

Summary: Nanometer scaling and the related aggressive reduction of device geometries steadily worsens noise margins; process, voltage and temperature variations; aging and wear-out; soft error and EMI sensitivity; power density and heating; and make mandatory the use of efficient techniques for improving yield and reliability, extending lifespan, and reducing power dissipation of modern SoCs. Additionally, the rapidly increasing complexity of modern SoCs further aggravates these issues, and makes it extremely difficult to guarantee that the design of these chips meet their specifications. Furthermore, the pervasiveness of electronic systems in modern societies, and their ubiquitous implication in all aspects of our everyday lives, drastically raises the requirements to protect modern electronic systems against all these threats, as well as versus those induced by intentional attacks against their security. These trends have made mandatory the development of efficient Design for Robustness approaches for mitigating these pluralities of threats. However, as DfX techniques are proliferating (Design for Test, Design for Debug, Design for Yield, Design for Reliability, Design for Low-Power, Design for Security, Design for Verification, …), it becomes mandatory to address these issues holistically, in order to moderate their impact on area, power, and/or performance, and increase their global efficiency. There is therefore a related need for an international consolidated forum bringing together specialists from all these domains to enhance interactions and cross-fertilization. The IEEE Federative Event on Design for Robustness (FEDfRo), sponsored by the IEEE Council on Electronic Design Automation (CEDA), was initiated on 2016 to meet this goal by bringing together: - IOLTS: International Symposium on On-Line Testing and Robust System Design http://tima.imag.fr/conferences/iolts/iolts17/ a well-established IEEE forum on Design for Quality, Design for Yield, Design for Reliability, and Low-Power design based on Design for Reliability approaches, mostly addressing digital systems; - IMSTW: the International Mixed-Signal Testing Workshop http://tima.imag.fr/conferences/imstw/imstw17/ a well-established IEEE forum addressing these techniques in the context of mixed-signal circuits;- - IVSW: the International Verification and Security Workshop http://tima.imag.fr/conferences/ivsw/ivsw17/ a new IEEE forum started on 2016 and addressing all Verification and Security issues associated with electronic systems. Starting from 2018, a fourth event, PATMOS, will also be part of FEDfRo. The above events are soliciting papers in their respective areas. Those events will be held in the same location and will run in parallel. To encourage interactions, anyone registered in one of the events can freely attend sessions of the other two events. All social activities will also be done jointly to increase interaction and cross fertilization among attendees.

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Thèses soutenances

« Simulation Native des MPSoC: Instrumentation et Modélisation des Aspects Non Fonctionnels ».

Candidat : O. Matoussi

Directeur de thèse : F. Pétrot

Président du jury : F. Maraninchi

Thèse de Doctorat : These de Doctorat, Université de Grenoble

Spécialité : informatique

Soutenance : Le 30/11/2017 à 10 h 00, GRENOBLE INP (Viallet) - Amphi C

Résumé

Les systèmes embarqués modernes intègrent des dizaines, voire des centaines, de coeurs sur une même puce communiquant à travers des réseaux sur puce, afin de répondre aux exigences de performances édictées par le marché. On parle de systèmes massivement multicoeurs ou systèmes manycoeurs. La complexité de ces systèmes fait de l’exploration de l’espace de conception architecturale, de la covérification du matériel et du logiciel, ainsi que de l’estimation de performance, un vrai défi. Cette complexité est généralement compensée par la flexibilité du logiciel embarqué. La dominance du logiciel dans ces architectures nécessite de commencer le développement et la vérification du matériel et du logiciel dès les premières étapes du flot de conception, bien avant d’avoir accès à un prototype matériel. Ainsi, il faut disposer d’un modèle abstrait qui reproduit le comportement de la puce cible en un temps raisonnable. Un tel modèle est connu sous le nom de plateforme virtuelle ou de simulation. L’exécution du logiciel sur une telle plateforme est couramment effectuée au moyen d’un simulateur de jeu d’instruction (ISS). Ce type de simulateur, basé sur l’interprétation des instructions une à une, est malheureusement caractérisé par une vitesse de simulation très lente, qui ne fait qu’empirer par l’augmentation du nombre de coeurs. La simulation native est considérée comme une candidate adéquate pour réduire le temps de simulation des systèmes manycoeurs. Le principe de la simulation native est de compiler puis exécuter la quasi totalité de la pile logicielle directement sur la machine hôte tout en communiquant avec des modèles réalistes des composants matériels de l’architecture cible, permettant ainsi de raccourcir les temps de simulation. La simulation native est beaucoup plus rapide qu’un ISS mais elle ne prend pas en compte les aspects nonfonctionnels, tel que le temps d’exécution, dépendant de l’architecture matérielle réelle, ce qui empêche de faire des estimations de performance du logiciel. Ceci dresse le contexte des travaux menés dans cette thèse qui se focalisent sur la simulation native et s’articulent autour de deux contributions majeures. La première s’attaque à l’introduction d’informations nonfonctionnelles dans la représentation intermédiaire (IR) du compilateur. L’insertion précise de telles informations dans le modèle fonctionnel est réalisée grâce à un algorithme dont l’objectif est de trouver des correspondances entre le code binaire cible et le code IR tout en tenant compte des optimisations faites par le compilateur. La deuxième contribution s’intéresse à la modélisation d’un cache d’instruction et d’un tampon d’instruction d’une architecture VLIW pour générer des estimations de performance précises. Ainsi, la plateforme de simulation native associée à des modèles de performance précis et à une technique d’annotation efficace permet, malgré son haut niveau d’abstraction, non seulement de vérifier le bon fonctionnement du logiciel mais aussi de fournir des estimations de performances précises en des temps de simulation raisonnables.

 

« Techniques de Test Pour la Détection de Chevaux de Troie Matériels en Circuits Intégrés de Systèmes Sécurisés ».

Candidat : L. Acunha Guimaraes

Directeur de thèse : L. Fesquet

Président du jury : G. Gogniat

Thèse de Doctorat : These de Doctorat, Université de Grenoble

Spécialité : Nanoélectronique et Nanotechnologies

Soutenance : Le 01/12/2017 à 10 h 00, GRENOBLE INP - Amphi Gosse

Résumé

La mondialisation et la déverticalisation des métiers du semi-conducteur a mené cette industrie à sous-traiter certaines étapes de conception et souvent la totalité de la fabrication. Au cours de ces étapes, les circuits intégrés (CIs) sont vulnérables à des altérations malignes : les chevaux de Troie matériels (HTs). Dans les applications sécuritaires, il est important de garantir que les circuits intégrés utilisés ne soient pas altérés par de tels dispositifs. Afin d’offrir un niveau de confiance élevé dans ces circuits, il est nécessaire de développer de nouvelles techniques de test pour détecter les HTs, aussi légers et furtifs soient-ils. Cette thèse étudie les menaces et propose deux approches originales de test post-fabrication pour détecter des HTs implantés après synthèse. La première technique exploite des capteurs de courant incorporés au substrat (BBICS), originalement conçus pour identifier les défauts transitoires dans les CIs. Dans notre cas, ils fournissent une signature numérique obtenue par analyse statistique permettant de détecter tout éventuel HT, même au niveau dopant. La deuxième proposition est une méthode non intrusive pour détecter les HTs dans les circuits asynchrones. Cette technique utilise la plateforme de test du circuit et ne requiert aucun matériel supplémentaire. Elle permet la détection de HTs dont la surface est inférieure à 1% de celle du circuit. Les méthodes et les techniques mises au point dans cette thèse contribuent donc à réduire la vulnérabilité des CIs aux HTs soit par adjonction d’un capteur (BBICS), soit en exploitant les mécanismes de test s’il s’agit de circuits asynchrones.

 

« Flot de conception pour l’ultra-faible consommation : échantillonnage non uniforme et électronique asynchrone ».

Candidat : J. Simatic

Directeur de thèse : L. Fesquet

Président du jury : F. Pétrot

Thèse de Doctorat : These de Doctorat, Université de Grenoble

Spécialité : Nanoélectronique et Nanotechnologies

Soutenance : Le 07/12/2017 à 10 h 00, GRENOBLE INP (Viallet) - Amphi Gosse

Résumé

Les systèmes intégrés sont souvent des systèmes hétérogènes avec des contraintes fortes de consommation électrique. Ils embarquent aujourd’hui des actionneurs, des capteurs et des unités pour le traitement du signal. Afin de limiter l’énergie consommée, ils peuvent tirer profit des techniques évènementielles que sont l’échantillonnage non uniforme et l’électronique asynchrone. En effet, elles permettent de réduire drastiquement la quantité de données échantillonnées pour de nombreuses classes de signaux et de diminuer l’activité. Pour aider les concepteurs à développer rapidement des plateformes exploitant ces deux techniques évènementielles, nous avons élaboré un flot de conception nommé ALPS. Il propose un environnement permettant de déterminer et de simuler au niveau algorithmique le schéma d’échantillonnage et les traitements associés afin de sélectionner les plus efficients en fonction de l’application ciblée. ALPS génère directement le convertisseur analogique/-numérique à partir des paramètres d’échantillonnage choisis. L’élaboration de la partie de traitement s’appuie quant à elle sur un outil de synthèse de haut niveau synchrone et une méthode de désynchronisation exploitant des protocoles asynchrones spécifiques, capables d’optimiser la surface et la consommation du circuit. Enfin, des simulations au niveau portes logiques permettent d’analyser et de valider l’énergie consommée avant de poursuivre par un flot classique de placement et routage. Les évaluations conduites montrent une réduction d’un facteur 3 à 8 de la consommation des circuits automatiquement générés. Le flot ALPS permet à un concepteur non spécialiste de se concentrer sur l’optimisation de l’échantillonnage et de l’algorithme en fonction de l’application et de potentiellement réduire d’un ou plusieurs ordres de grandeur la consommation du circuit.

 

Distinctions


Runner-up Best Paper Award in SBCCI 2016 conference (Belo Horizonte, BRAZIL)

Project: Runner-up Best Paper Award in lnternational Symposium on Integrated Circuits and Systems Design (SBCCI) 2016

Project: New Asynchronous Protocols for Enhancing Area and Throughput in Bundled-Data Pipelines

Authors: Jean Simatic (TIMA, CDSI), Abdelkarim Cherkaoui (TIMA, CDSI), Rodrigo Possamai Bastos (TIMA, CDSI), and Laurent Fesquet (TIMA, CDSI)

Abstract: This paper presents two new area-reduced controllers for bundled-data asynchronous pipelines in which the stages have long critical paths. The proposed protocols allow to reduce the number of required delay elements by using the falling edge of the asynchronous request to indicate data validity. For critical path lengths of 25 gates, the first presented scheme decreases the controller area by 48% and slightly increases the maximum throughput (2%) in comparison to a standard micropipeline implementation. The other more-concurrent scheme proposition leads to a 25% area reduction and a 40% improvement of the maximum pipeline throughput.

August 29 - September 3, 2016

 

Best Presentation and Paper Award at JNRSE 2017 conference (Lyon, FRANCE)

Project: Best Presentation and Paper Award at JNRSE 2017 (7èmes Journées Nationales sur la Récupération et le Stockage d'Energie)

Title: "Modeling and operating temperature tuning of a thermally activated piezoelectric generator"

Authors: Adrian Rendon-Hernandez and Skandar Basrour

Abstract: This paper deals with the finite element model of a thermally activated piezoelectric generator. Furthermore, it presents an experimentally validated temperature tuning technique based on the gap distance of the triggering system. The working principle of proposed generator relies on the multi step thermal-to-mechanical-to-electrical energy conversion, overcoming inconveniences related to fast temporal temperatura variations and large temperature differences for efficient operating of classical direct thermal energy conversion. Performance optimization can be done in the form of temperature span tuning by changing the gap distance. By increasing this parameter, it is possible to maximize the Energy up to 10 times. Experimental data suggests that output energy up to 67 μW is possible when optimal gap distance is set. This corresponds to a power density of 103 μWcm-3

May 9-10, 2017

 

Best Paper Award, student 2nd place at NEWCAS 2017 conference (Strasbourg, FRANCE)

Project: Best Paper Award, student 2nd place at NEWCAS 2017

Title: On-the-fly and sub-gate-delay resolution TDC based on self-timed ring: A proof of concept.

Authors: Assia El-hadbi (TIMA, CDSI), Abdelkarim Cherkaoui (TIMA, CDSI), Oussama Elissati (INPT, STRS), Jean Simatic (TIMA, CDSI) and Laurent Fesquet (TIMA, CDSI)

Abstract: A new fully digital high resolution time-to-digital converter (TDC) based on a self-timed ring oscillator (STR) is presented. The proposed TDC can virtually achieve as fine as desired time resolution by simply increasing its number of stages thanks to the STR unique features. Moreover, the proposed technique allows on-the-fly time measurement on fast non-periodic signals. The TDC has been implemented using 28 nm FDSOI technology to provide a proof of concept of the proposed method. Simulation results point out

June 25- 28, 2017

 

Jobs

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