Laboratoire TIMA

Thèses soutenances


« Tolérance aux fautes et fiabilité pour les réseaux sur puce 3D partiellement connecté verticalement ».

Candidat : A. Coelho

Directeur de thèse : R. Velazco

Président du jury : L. Naviner

Thèse de Doctorat : These de Doctorat, Université Grenoble Alpes

Spécialité : Electronique, électrotechnique, automatique

Soutenance : October 25th, 2019 - 14:00 MINATEC - Amphi Z108

Résumé

Le paradigme de réseaux sur puce (NoC), basé sur un mécanisme modulaire de commutation par paquets, peut répondre à de nombreux défis de communication sur puce tels que la complexité du câblage, la latence des communications et la bande passante. De plus, les avantages combinés des circuits intégrés 3D et des NoCs offrent la possibilité de concevoir un système haute performance dans une zone limitée de la puce. Les NoCs 3D souffrent de certains problèmes de fiabilité tels que la variabilité des processus de fabrication 3D-IC. En particulier, le faible rendement de la connexion verticale a un impact significatif sur la conception des piles de matrices tridimensionnelles avec un grand nombre de TSV. De même, les progrès des technologies de fabrication de circuits intégrés entraînent une augmentation potentielle de leur sensibilité aux effets des rayonnements présents dans l'environnement dans lequel ils vont fonctionner. En fait, le nombre croissant de défaillances transitoires est devenu, au cours des dernières années, une préoccupation majeure dans la conception des systèmes de contrôle critiques. Par conséquent, l'évaluation de la sensibilité des circuits et des applications aux événements causés par les particules énergétiques présentes dans l'environnement réel est une préoccupation majeure à laquelle il faut répondre. Cette thèse présente donc des contributions dans deux domaines importants de la recherche sur la fiabilité : dans la conception et la mise en œuvre de schémas de routage à tolérance de pannes sans blocage pour les réseaux sur puce tridimensionnels émergents ; et dans la conception de cadres d'injection de défauts capables d'émuler des défauts transitoires simples et multiples dans les circuits basés sur HDL. La première partie de cette thèse aborde les problèmes des défauts transitoires et permanents dans l'architecture des NoCs 3D et présente une nouvelle unité de calcul de routage résiliente ainsi qu'un nouveau schéma de routage tolérant aux défauts d'exécution. Un nouveau mécanisme résilient est introduit afin de tolérer les défauts transitoires se produisant dans l'unité de calcul de route (RCU), qui est l'élément logique le plus important dans les routeurs NoC. En combinant un circuit de détection de défauts fiable à double échantillonnage au niveau du circuit et un mécanisme de réacheminement économique, nous développons une solution complète de tolérance aux fautes qui peut détecter et corriger efficacement ces erreurs fatales avant que les paquets affectés ne quittent le routeur. Pourtant, dans la première partie de cette thèse, un nouveau schéma de routage à tolérance de pannes pour les réseaux 3D sur puce à connexion verticale partielle appelé FL-RuNS est présenté. Grâce à une distribution asymétrique des canaux virtuels, FL-RuNS peut garantir une distribution de paquets à 100% sous un ensemble non contraint de temps d'exécution et de pannes permanentes des liaisons verticales. Dans le but d'émuler les effets du rayonnement sur les nouvelles conceptions de SoCs, la deuxième partie de cette thèse aborde les méthodologies d'injection de fautes en introduisant deux outils appelés NETFI-2 et NoCFI. NETFI-2 est une méthodologie d'injection de fautes capable d'émuler des défauts transitoires tels que SEU et SET dans un circuit HDL. Des expériences approfondies réalisées sur deux études de cas attrayantes sont présentées pour démontrer les caractéristiques et les avantages de NETFI-2. Enfin, dans la dernière partie de ce travail, nous présentons NoCFI comme une nouvelle méthodologie pour injecter des défauts multiples tels que les MBU et SEMT dans une architecture de réseaux sur puce. NoCFI combine ASIC-design-flow, afin d'extraire les informations de layout, et FPGA-design-flow pour émuler plusieurs défauts transitoires.

 

« Machines stochastiques dédiées à l’inférence Bayésienne pour la localisation et séparation de sources ».

Candidat : R. Frisch

Directeur de thèse : L. Fesquet

Président du jury : M.C. Rousset

Thèse de Doctorat : These de Doctorat, Université Grenoble Alpes

Spécialité : Informatique

Soutenance : November 14th, 2019 - 15:00 VIALLET - Amphi Gosse

Résumé

L’ordinateur est sans aucun doute l’une des inventions les plus importantes du siècle dernier, dont l’impact ne peut être surestimé. Au fil des années, ils sont devenus de plus en plus puissants grace à l’optimisation constante des processeurs. Avec un besoin croissant en puissance de calcul, et notamment à cause de l’IA, les processeurs sont devenus plus rapides que jamais. Cependant, à cause des limites physiques, la loi de Moore touche à sa fin. Par conséquent, il est nécessaire de proposer des alternatives. C’est le but de la communauté rebooting computing. Dans ce travail, nous nous proposons d’utiliser le calcul stochastique pour construire des architectures dédiées à l’inférence bayésienne visant une faible consommation d’énergie. Nous avons développé deux machines, à savoir la Bayesian machine (BM) et la Bayesian sampling machine (BSM). Dans cette thèse, nous nous intéresserons à deux applications de traitement du signal : la localisation de sources sonores (SSL) et la séparation de source. Pour la SSL, nous présentons trois méthodes utilisant la Bayesian machine. La première méthode fonctionne dans le domaine temps-fréquence, nécessitant le calcul de la transformée de Fourier. La deuxième est entièrement dans le domaine temporel. La troisième approche est une méthode de localisation multi-sources qui est basée sur la seconde. De plus, nous proposons une technique permettant d’accélérer le calcul stochastique d’un facteur 10³ . Nous avons également développé une méthode de calcul des vraissemblances afin de réduire la mémoire de notre machine. Nous avons simulé les trois méthodes et fait des expérimentations en environement réel. Nous présentons la consommation d’énergie obtenue via des simulations ASIC. Pour la seconde application, la séparation de source, nous introduisons une machine plus générale, la Bayesian sampling machine, qui est basée sur l’échantillonnage de Gibbs. Nous présentons une méthode basée sur l’échantillonnage pour séparer des source sonores. Cette méthode a été validée en simulation.

 

« Conversion Temps-Numérique basée sur un Oscillateur Auto-Séquencé ».

Candidat : A. El Hadbi

Directeur de thèse : L. Fesquet

Président du jury : S. Basrour

Thèse de Doctorat : These de Doctorat, Université Grenoble Alpes

Spécialité : Nanoélectronique et Nanotechnologies

Soutenance : November 20th, 2019 - 14:00 MINATEC - Amphi Z108

Résumé

Les convertisseurs temps-numérique (TDC) sont devenus incontournables dans les systèmes intégrant une mesure très précise du temps. Ils sont utilisés dans de nombreux domaines d’application tels que la physique nucléaire, la métrologie, les télécommunications et le positionnement par satellite. Les approches entièrement numériques sont aujourd’hui adoptées pour tirer parti de la faible consommation et de la petite taille des circuits intégrés. Cette thèse propose une nouvelle architecture de TDC basée sur un oscillateur auto-séquencé (STR), capable de fournir une très haute résolution sans nécessité de moyenner. En fait, le TDC proposé peut théoriquement atteindre une résolution temporelle aussi fine que souhaitée en augmentant simplement le nombre d’étages de l’oscillateur. En effet, le STR est un oscillateur multi-phases pouvant fournir une phase par étage. Ainsi, ce TDC exploite les différentes phases de l’oscillateur qui sont régulièrement espacées grâce aux propriétés analogiques spécifiques des STRs. Ainsi, une base de temps peut être extraite du STR et appliquée à la mesure du temps. Cette thèse démontre les avantages d’un tel TDC en termes de précision, de calibration et de coût réduit ainsi que ces aptitudes à effectuer des mesures à la volée. Les limites du TDC, essentiellement dues à la gigue du STR, sont également abordées. Après une première implémentation sur FPGA, un prototype ASIC a été conçu, fabriqué et testé validant cette nouvelle classe de TDC.