Laboratoire TIMA

Thèses soutenances


« Hiérarchie mémoire dans les systèmes intégrés multiprocesseurs construits autour de réseaux sur puce ».

Candidat : H. Bel Hadj Amor

Directeur de thèse : F. Pétrot

Président du jury : S. Niar

Thèse de Doctorat : These de Doctorat, Université de Grenoble

Spécialité : informatique

Soutenance : 05/10/2017 à 10 h 00 GRENOBLE INP - Amphi Gosse

Résumé

Les systèmes parallèles de type multi/pluri-cœurs permettant d’obtenir une grande puissance de calcul à bas coût énergétique sont de nos jours une réalité. Néanmoins, l’exploitation des performances de ces architectures dépend de l’efficacité du système à gérer les accès aux données. Le but de nos travaux est d’améliorer l’efficacité de ces accès en exploitant les caractéristiques de l’architecture matérielle. Dans une première partie, nous proposons une nouvelle organisation de la hiérarchie des mémoires caches qui maximise l’utilisation de l’espace de stockage disponible à chaque niveau. Cette solution, basée sur les architectures à accès non uniforme au cache (NUCA), supporte les transferts inter et intra-niveau de la hiérarchie. Elle requiert un protocole de cohérence de cache qui s’adapte à ses spécifications. Certes, le transfert des données au niveau de la hiérarchie est aussi un déterminant de la performance du système. Dans une seconde partie, nous prenons en compte les besoins de communication spécifiques du protocole. Nous proposons un réseau virtualisé comme support de communication ad-hoc afin de gérer le trafic de cohérence à moindre coût. Ce dernier relie les caches d’un même niveau pour supporter les transferts intra-niveaux, qui sont une spécificité de notre protocole, en vue de réduire la latence moyenne d’accès.