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SLS

System Level Synthesis
créée en 1994


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Les défis que posent l'intégration de systèmes complets en technologies CMOS nanométrique sont fortement liés au nombre phénoménal de processeurs que l'on peut implanter sur une puce. L'ITRS prévoit plus de 1000 processeurs en 2020 pour les applications grand public. Dans ce contexte, nous avons identifiés les axes suivants comme majeurs :
  • la définition d'architectures parallèles, configurables et reconfigurables qui permettent d'exploiter pleinement les possibilitées offertes par ces technologies ;
  • la partie logicielle de ces systèmes étant de plus en plus importantes, la définition d'infrastructures permettant de déployer de manière efficace des applications à grande échelle sur des systèmes contraints en ressources est une piste majeure ;
  • l'intégration matérielle/logicielle étant d'une grande complexité, des outils de synthèse, de génération et de simulation performant et scalables sont nécessaires

Pour s'attaquer à ces problèmes, nos recherches portent sur :
  • Architectures parallèles, configurables et reconfigurables
  • Infrastructures logicielles pour les systèmes intégrés
  • Synthèse, génération et simulation de systèmes numériques intégrés

Responsable d'équipe

MULLER Olivier

Dernières publications

Perais A., Leveraging Targeted Value Prediction to Unlock New Hardware Strength Reduction Potential, IEEE/ACM International Symposium on Microarchitecture (MICRO 2021), Athens, GREECE, DOI: 10.1145/3466752.3480050, 2021
 
Fernandez-Mesa B.J., Exploration des approches de synchronisation directes pour la simulation unifiée et de haut niveau des systèmes continus/discrets, These de Doctorat, 2021
 
Trevisan Jost T., Compilation and optimizations for variable precision floating-Point arithmetic: from language and libraries to code generation, These de Doctorat, 2021
 
Faravelon A., Gruber O., Pétrot F., Removing Load/Store Helpers in Dynamic Binary Translation, Multi‐Processor System‐on‐Chip, Architectures, Liliana Andrade, Frédéric Rousseau (Eds.) , Ed. ISTE - International Scientific and Technical Encyclopedia, pp. 133-160, Vol. 1, DOI: 10.1002/9781119818298.ch7, 2021
 
Andrade Porras L.L., Rousseau F. (Eds.), Multi-Processor System-on-Chip 1: Architectures, Vol. 1, pp. 320, Ed. Wiley, Chichester, UK, 2021
 
Rapport annuel d'activité