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Analyse de criticité des registres dans un microprocesseur SPARC

Auteur(s) : K. Chibani, M. Portolan, R. Leveugle

Doc. Source: 17èmes Journées Nationales du Réseau Doctoral en Microélectronique (JNRDM'14)

Pages : 4

De nombreuses applications imposent des contraintes de sûreté (par exemple, dans les domaines automobile ou aéronautique) et/ou des contraintes de sécurité (par exemple, dans le domaine des cartes à puces) qui nécessitent d’implanter des protections contre les effets des perturbations transitoires. Pour optimiser ces protections, il est nécessaire d’évaluer précisément les conséquences des erreurs potentielles et d’identifier les éléments les plus critiques. Dans le cas d’un système à base de microprocesseur, il s’agit d’évaluer précisément la criticité des différents registres en fonction des informations qu’ils contiennent pendant l’exécution de l’application. Ceci est compliqué, dans le cas des processeurs récents, par l’évolution des architectures et l’implémentation des nouveaux mécanismes d’amélioration de performances (pipeline, mémoire cache, “Forwarding” …). Cet article présente une approche basée sur la modélisation de l’effet des perturbations transitoires en tenant compte des caractéristiques architecturales dans le pipeline de traitement et propose une nouvelle méthodologie permettant de raffiner les évaluations de criticité des registres tout en gardant une durée d’évaluation réduite par rapport aux méthodes classiques d’injection de fautes. Cette nouvelle approche est comparée avec des injections de fautes. Les résultats montrent l’efficacité de l’algorithme de prédiction qui fournit une analyse précise et rapide de la criticité