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« Flot de conception et modèles formels pour la désynchronisation de circuits synchrones ».

Auteur : Fra. Bertrand
Directeur de thèse : L. Fesquet
Co-directeur de thèse : A. Maure
Président du jury : P. Pannier
Rapporteur(s) de thèse : B. Rouzeyre, L. Bossuet,
These de Doctorat Université Grenoble Alpes
Spécialité : Microélectronique
Soutenance : 02/07/2019
ISBN : 978-2-11-129255-0

Résumé

Dans le monde des smartcards, le besoin de communications via des dispositifs radio fréquences est de plus en plus courant. Le coût étant un point critique pour ces dispositifs, l’antenne, et la quantité d’énergie récupérée par celle-ci, à tendance à être réduite. Pour suivre cette contrainte, de nombreuses solutions techniques améliorant l’efficacité énergétique des circuits numériques synchrones existent. Néanmoins, les circuits asynchrones, s’adaptant naturellement aux conditions d’opération qui lui sont appliquées, fournissent une solution particulièrement adaptée aux problématiques liées à télé-alimentation. Cependant, le manque de formation des ingénieurs, et d’outils qualifié, pour la conception de circuits asynchrones rend marginale leur utilisation dans un cadre industriel. Pour remédier à ces difficultés, une méthode systématique permettant de traduire une spécification synchrone en un circuit asynchrone micropipeline a été développée. Exploitant des modèles formels, un flot de désynchronisation a été mis en place et exercé sur un module cryptographique pour aboutir à une implémentation sur silicium. La caractérisation de ce circuit nous a montré la pertinence de la désynchronisation mais aussi ses limites. L’efficacité de la désynchronisation dépendant fortement de l’architecture du circuit synchrone initialement considéré, le flot proposé permet de rapidement estimer les performances du circuit désynchronisé, mais aussi d’obtenir un circuit physique fonctionnel.