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« Conception, Simulation Parallèle et Implémentation de réseaux sur puce hautes performances tolérants aux fautes ».

Auteur : A. Charif
Directeur de thèse : N.- E. Zergainoh
Président du jury : F. Pétrot
Rapporteur(s) de thèse : B. Rouzeyre, I. O'Connor,
These de Doctorat Université Grenoble Alpes
Spécialité : Nanoélectronique et Nanotechnologies
Soutenance : 17/11/2017
ISBN : 978-2-11-129232-1

Résumé

Grâce à une réduction considérable dans les dimensions des transistors, les systèmes informatiques sont aujourd'hui capables d'intégrer un très grand nombre de coeurs de calcul en une seule puce (System-on-Chip, SoC). Faire communiquer les composants au sein d'une puce est aujourd'hui assuré par un réseau de commutation de paquet intégré, communément appelé Network-on-Chip (NoC). Cependant, le passage à des technologies de plus en plus réduites rend les circuits plus vulnérables aux fautes et aux défauts de fabrication. Le réseau sur puce peut donc se retrouver avec des routeurs ou des liens non-opérationnels, qui ne peuvent plus être utilisés pour le routage de paquets. Par conséquent, le niveau de flexibilité offert par l'algorithme de routage n'a jamais été aussi important. La première partie de cette thèse consiste à proposer une méthodologie généralisée, permettant de concevoir des algorithmes de routage hautement flexibles, combinant tolérance aux fautes et hautes performances, et ce pour n'importe quelle topologie réseau. La seconde partie de la thèse s'intéresse à une problématique plus spécifique, qui est celle du routage dans des topologies tri-dimensionnelles partiellement connectées, qui vont vraisemblablement être en vigueur à cause du coût important des connexions verticales, réalisées en utilisant la technologie TSV (Through-Silicon Via). Cette thèse introduit un nouvel algorithme de routage pour ce type d'architectures nommé "First-Last". L'évaluation de ces nouvelles architectures de NoCs requiert une plateforme capable de simuler précisément l'architecture matérielle du réseau au cycle près. La troisième et dernière partie de cette thèse est consacrée à la conception et au développement d'un modèle de simulation générique, extensible et parallélisable, exploitant la puissance de calcul des processeurs graphiques modernes (GPU).

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