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« Intégration monolithique en 3D: étude du potentiel en termes de consommation, performance et surface pour le noeud technologique 14nm et au-delà ».

Auteur : A. Ayres
Directeur de thèse : L. Fesquet
Co-directeur de thèse : O. Rozeau, B. Borot
Président du jury : F. Calmon
Rapporteur(s) de thèse : L. Torres,
Examinateur(s) de thèse : O. Rossetto,
These de Doctorat Université Grenoble Alpes
Spécialité : Micro et Nano Electronique
Soutenance : 16/10/2017
ISBN : 978-2-11-129229-1

Résumé

L'intégration 3DVLSI, également connue sous le nom d'intégration monolithique ou séquentielle, est présentée et évaluée dans cette thèse comme une alternative à la réduction du nœud technologique des circuits logiques CMOS. L’avantage principal de cette technologie par rapport à l'intégration parallèle 3D, déjà existante, est l'alignement précis entre les niveaux, ce qui permet des contacts 3D réduits et plus proches. Un autre avantage, extrêmement favorable à l’approche 3DVLSI, est l’amélioration du placement et du routage par rapport aux circuits planaires, notamment parce qu’elle permet des interconnexions plus courtes et qu’elle offre un degré de liberté supplémentaire dans la direction Z pour la conception. Par exemple, les fils les plus longs dans les circuits planaires peuvent ainsi être réduits grâce aux contacts 3DCO, en diminuant les éléments parasites d'interconnexion. Il est ainsi possible d’augmenter la vitesse du circuit et de réduire la puissance électrique. Dans ce contexte, la thèse a été divisée en deux parties. La première partie traite de l’évaluation de la Consommation, des Performances et de la Surface (CPS) et donne des recommandations pour la conception des circuits 3D. La deuxième partie traite la variabilité des circuits 3D en utilisant un modèle statistique unifié, et en proposant une approche pour la variabilité des circuits multi-niveaux.

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