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« Conception de systèmes programmables basés sur les NoC par synthèse de haut niveau : analyse symbolique et contrôle distribué ».

Auteur : M. Payet
Directeur de thèse : F. Rousseau
Co-directeur de thèse : V. Fresse
Président du jury : L. Lagadec
Rapporteur(s) de thèse : A. Baghdadi, C. Tanougast,
Examinateur(s) de thèse : P. Remy,
These de Doctorat Université Jean Monnet, St.Etienne, France
Spécialité : Micro et Nano Electronique
Soutenance : 26/10/2016

Résumé

Les réseaux sur puce (NoC pour « network on chip ») sont des infrastructures de communication extensibles qui autorisent le parallélisme dans la communication. La conception de circuits basés sur les NoC se fait en considérant la communication et le calcul séparément, ce qui la rend plus complexe. Les outils de synthèse d’architecture (HLS pour « high level synthesis ») permettent de générer rapidement des circuits performants. Mais le contrôle de ces circuits est centralisé et la communication est de type point-à-point (non extensible). Afin d’exploiter le parallélisme potentiel des algorithmes sur des FPGA dont les ressources augmentent constamment, les outils de HLS doivent extraire le parallélisme d’un programme et utiliser les ressources disponibles de manière optimisée. Si certains outils de synthèse considèrent une spécification de type flot de données, la plupart de concepteurs d’algorithmes utilise des programmes pour spécifier leurs algorithmes. Mais cette représentation comportementale doit souvent être enrichie d’annotations architecturales afin de produire en sortie un circuit optimisé. De plus, une solution complète d’accélération nécessite une intégration du circuit dans un environnement de développement, comme les GPU aujourd’hui. Un frein à l’adoption des FPGA et plus généralement des architectures parallèles, est la nécessaire connaissance des architectures matérielles ciblées. Dans cette thèse, nous présentons une méthode de synthèse qui utilise une technique d’analyse symbolique pour extraire le parallélisme d’une spécification algorithmique écrite dans un langage de haut niveau. Cette méthode introduit la synthèse de NoC pendant la synthèse d’architecture. Afin de dimensionner le circuit final, une modélisation mathématique du NoC est proposée afin d’estimer la consommation en ressources du circuit final. L’architecture générée est extensible et de type flot de données. Mais l’atout principal de l’architecture générée est son aspect programmable car elle permet, dans une certaine mesure, d’éviter les synthèses logiques pour modifier l’application.

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