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« Développement des techniques de test et de diagnostic pour les FPGAs hiérarchique de type mesh ».

Auteur : Saif-Ur Rehman
Directeur de thèse : L. Anghel
Co-directeur de thèse : M. Benabdenbi
Rapporteur(s) de thèse : Fr. Pecheux, G. Di Natale,
Examinateur(s) de thèse : P. Prinetto,
These de Doctorat Université de Grenoble
Spécialité : Nanoélectronique et Nanotechnologies
Soutenance : 06/11/2015
ISBN : 978-2-11-129204-8

Résumé

Les FPGAs sont utilisés dans les circuits numériques complexes parce qu’ils sont reconfigurables et rapide à commercialiser. Maintenir une haute fiabilité de tels systèmes dans des technologies avancées, nécessite des FPGAs robustes et efficaces pour la détection de fautes pendant la durée de vie de la puce. Ainsi, les FPGAs doivent être outillés pour des tests exhaustifs pour la détection de défauts, ce qui rend le test de FPGAs difficile. Les techniques de test efficaces nécessitent de réaliser des tests dans tous les modes de fonctionnement en un minimum de temps. Parmi les principales approches de DFT, le Built In Self Test (BIST) est considéré comme la plus efficace pour le test de FPGA parce qu’il exploite très bien la reconfiguration et la structure régulière. La taille tout comme les topologies d’interconnexion du FPGA est un processus d’optimisation continue comme il impacte sévèrement la routabilité, la surface et la testabilité du FPGA. L’interconnexion à plusieurs niveaux dans le FPGA de type mesh de clusters est une nouvelle approche qui promet de donner une meilleure routabilité et une moindre surface comparée à les FPGAs classiques de type mesh. Bien que le BIST soit une technique générique, les configurations de test sont spécifiques. La plupart des solutions de BIST existantes visent des FPGAs spécifiques qui utilisent des outils de CAO dédiés, ce qui rend difficile l’application de telles solutions à une nouvelle architecture de FPGA. Dans cette thèse, nous apportons des schémas de BIST pour un test et un diagnostic complet de la logique et des ressources d’interconnexion, dans un nouveau FPGA hiérarchique. La technique proposée assure un test et un diagnostic complet en réalisant une sélection de chemins de test. Il utilise seulement 2x2 ressources logiques adjacentes. En utilisant ce schéma, tout FPGA de dimension NxN peut être plus amplement testé par N 2x2 ce qui réduit le temps de test. Une autre stratégie pour la réduction du temps de test, qui est basée sur la combinaison de la logique et de l’interconnexion, est aussi proposée. En plus de cela, une analyse de l’impact de la taille du groupe sur la testabilité du FPGA est réalisée. De plus, les schémas de BIST sont développés pour des groupes de FPGAs durcis avec des techniques de tolérance aux défauts. Des résultats de simulation du BIST sont générés pour différentes tailles de groupe et pour différents FPGAs tolérants aux défauts. Des outils automatisés sont développés pour générer la configuration de test du bitstream et de les intégrer dans un flot de CAO pour FPGA. Les résultats des expériences montrent qu’une couverture de 100% pour les fautes de collage et de court-circuit peut être atteinte avec un multiplexeur ou un diagnostic au niveau porte.

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