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« Conception d'un micro-réseau intégré NOC tolérant les fautes multiples statiques et dynamiques ».

Auteur : Yi Gang
Directeur de thèse : L. Anghel
Co-directeur de thèse : M. Benabdenbi
Rapporteur(s) de thèse : H. Mehrez, I. O'Connor,
These de Doctorat Université de Grenoble
Spécialité : Micro et Nano Electronique
Soutenance : 05/11/2015
ISBN : 978-2-11-129203-1

Résumé

Le nombre croissant d’éléments à interconnecter dans un système fait que le bus traditionnel n’est plus adéquat et constitue un goulot d’étranglement au niveau des communications, limitant ainsi les performances. Le réseau sur puce (NoC) s’est rapidement imposé comme une solution d’avenir notamment parce qu’il permet d’obtenir une bande passante plus grande et qu’il permet un passage à l’échelle simplifié. Avec une densité d’intégration toujours croissante, la fiabilité des circuits fabriqués devient un enjeu crucial. Ainsi la tolérance aux défauts apparaissant pendant la fabrication ou dans le contexte d’utilisation est désormais indispensable. Dans cette thèse, nous nous intéressons aux micro-réseaux intégrés. Nous présentons pour ces derniers un algorithme de routage adaptatif tolérant à la fois les fautes intermittentes, transitoires et permanentes. En combinant et adaptant des techniques existantes de retransmission des flits, de fragmentation et de regroupement de paquets, l’approche proposée permet de s’affranchir de nombreuses fautes statiques et dynamiques. De plus, une nouvelle métrique de mesure de la congestion « Flit Remain » est proposée pour améliorer gestion de la congestion et diminuer ainsi la latence moyenne. La combinaison du routage adaptatif tolérant les fautes statiques et dynamiques et la gestion de la congestion offrent une solution qui permet d’avoir un NoC et par extension un circuit beaucoup plus résilient.

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