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« Contributions à la traduction binaire dynamique : support du parallélisme d'instructions et génération de traducteurs optimisés ».

Auteur : L. Michel
Directeur de thèse : F. Pétrot
Co-directeur de thèse : N. Fournel
Rapporteur(s) de thèse : B. Goossens, E. Rohou ,
Examinateur(s) de thèse : F. Maraninchi , P. Feautrier,
These de Doctorat Université de Grenoble
Spécialité : Nanoélectronique et Nanotechnologies
Soutenance : 18/12/2014
ISBN : 978-2-11-129197-3

Résumé

Les unités de calculs qui composent les systèmes intégrés numériques d'aujourd'hui sont complexes, hétérogènes, et en nombre toujours croissant. La simulation, largement utilisée tant dans les phases de conception logicielle que matérielle de ces systèmes devient donc un vrai défi. Lors de la simulation du système, la performance est en grande partie édictée par la stratégie de simulation des jeux d'instructions des processeurs. La traduction binaire dynamique (DBT) est une technique qui a fait ses preuves dans ce contexte. Le principe de cette solution est de traduire au fur et à mesure les instructions du programme simulé (la cible), en instructions compréhensibles par la machine exécutant la simulation (l'hôte). C'est une technique rapide, mais la réalisation de simulateurs fondée sur cette technologie reste complexe. Elle est d'une part limitée en terme d'architectures cibles supportées, et d'autre part compliquée dans sa mise en œuvre effective qui requiert de longs et délicats développements. Les travaux menés dans cette thèse s'articulent autour de deux contributions majeures. La première s'attaque au support des architectures cibles de type Very Long Instruction Word (VLIW), en étudiant leurs particularités vis-à-vis de la DBT. Certaines de ces spécificités, tel le parallélisme explicite entre instructions, rendent la traduction vers un processeur hôte scalaire non triviale. La solution que nous proposons apporte des gains en vitesse de simulation d'environ deux ordres de grandeur par rapport à des simulateurs basés sur des techniques d'interprétation. La seconde contribution s'intéresse à la génération automatique de simulateurs basés sur la DBT. À partir d'une description architecturale de la cible et de l'hôte, nous cherchons à produire un simulateur qui soit optimisé pour ce couple. L'optimisation est faite grâce au processus de mise en correspondance des instructions du couple afin de sélectionner la ou les meilleures instructions hôtes pour simuler une instruction cible. Bien qu'expérimental, le générateur réalisé donne des résultats très prometteurs puisqu'il est à même de produire un simulateur pour l'architecture MIPS aux performances comparables à celles d'une implémentation manuelle.

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