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« Conception de processeur tolérant aux fautes à faible coût et hautement efficace pour remédier aux problèmes de la fiabilité dans les technologies nanométriques ».

Auteur : H. Yu
Directeur de thèse : M. Nicolaidis
Co-directeur de thèse : L. Anghel
Président du jury : A. Dandache
Rapporteur(s) de thèse : A. Dandache, M. Sonza-Reorda,
These de Doctorat Université de Grenoble
Spécialité : Micro et Nano Electronique
Soutenance : 02/12/2011
ISBN : 978-2-84813-178-8

Résumé

Divers domaines d’application des systèmes électroniques, comme par exemple les implants médicaux ou les puces cryptographiques pour appareils portables, exigent à la fois une très faible puissance dissipée et un niveau de fiabilité très élevé. De plus, comme la miniaturisation des technologies CMOS approche ses limites ultimes, ces exigences deviennent nécessaires pour l’ensemble de l’industrie de microélectronique. En effet, en approchant ces limites les problèmes de la dissipation de puissance, du rendement de fabrication et de la fiabilité des composants empirent, rendant la poursuite de miniaturisation nanometric de plus en plus difficile. Ainsi, avant que ces problèmes bloquent le progrès technologique, des nouvelles solutions au niveau du processus de fabrication et du design sont exigées pour maintenir la puissance dissipée, le rendement de fabrication et la fiabilité à des niveaux acceptables. Le projet de thèse visé le développant des architectures tolérant aux fautes capables de répondre à ces défis pour les technologies de fabrication CMOS présentes et à venir. Ces architectures devraient permettre d’améliorer le rendement de fabrication et la fiabilité et réduire en même temps la puissance dissipée des composants électroniques. Elles conduiraient en une innovation majeure, puisque les architectures tolérant aux fautes traditionnelles permettraient d’améliorer le rendement de fabrication et la fiabilité des composants électroniques aux dépens d’une pénalité significative en puissance consommée.

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