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« Tolérance aux fautes multi-niveau dans les réseaux sur puce ».

Auteur : C. Rusu
Directeur de thèse : M. Nicolaidis
Co-directeur de thèse : L. Anghel
Président du jury : F. Rousseau
Rapporteur(s) de thèse : I. O'Connor, J. Collet,
These de Doctorat Université de Grenoble
Spécialité : Micro et Nano Electronique
Soutenance : 10/09/2010
ISBN : 978-2-84813-158-0

Résumé

Avec la diminution continue des caractéristiques technologiques et la complexité croissante des systèmes sur puce, les réseaux sur puce se sont imposés comme la solution la plus prometteuse pour assurer la communication entre les composants intégrés. Toutefois, différents facteurs (variation du processus, électromigration, interférences, l’environnement radiatif et des défauts permanents dans le cas de l’intégration 3D) peuvent perturber le fonctionnement logique et temporel, et conduire aux défaillances du système de communication ou d’autres entités du système. Dans cette thèse on s’intéresse aux différentes approches complémentaires pour faire face à ces problèmes, à partir des techniques au niveau de la couche de liaison de données telles que la détection d’erreur et la correction ou la retransmission, en passant par les algorithmes de routage tolérants aux fautes pour les topologies 3D et allant à la couche application avec des solutions de recouvrement par points de contrôle.

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