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« Synthèse automatisée de circuits asynchrones optimisés prouvés quasi insensibles aux délais ».

Auteur : V. Bregier
Directeur de thèse : L. Fesquet
Co-directeur de thèse : M. Renaudin
Président du jury : F. Pétrot
Rapporteur(s) de thèse : P. Quinton, H. Mehrez,
These de Doctorat Grenoble INP
Spécialité : micro et nano électronique
Soutenance : 14/09/2007
ISBN : 978-2-84813-105-4

Résumé

Dans un circuit asynchrone, la synchronisation entre les blocs est locale: on s'affranchit ainsi des contraintes liées à l'horloge. Ces circuits sont plus robustes, modulaires, moins bruités, et ont une consommation dynamique plus faible que les circuits synchrones. Cependant, le manque d'outils de conception de tels circuits freine leur développement. Cette thèse a permi de développer une technique de synthèse automatique de circuits asynchrones quasi insensibles aux délais (QDI), qui sont particulièrement robustes. La méthode de synthèse permet de synthétiser un circuit totalement décomposé en portes logiques élémentaires, ce qui permet d'effectuer une projection technologique. De plus, une étude formelle réalisée durant la thèse démontre que les circuits synthétisés respectent la contrainte de quasi insensibilité aux délais. Cette technique de synthèse a été développé au sein du projet TAST. Elle a été validée sur un ensemble de circuits de tests.

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