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« Modélisation, architecture et outils de synthèse pour additionneurs rapides ».

Auteur : V. Tchoumatchenko
Directeur de thèse : A. Guyot
Co-directeur de thèse : T. Vassileva
These de Doctorat Institut National Polytechnique de Grenoble - INPG
Spécialité : Microélectronique
Soutenance : 17/12/1998
ISBN : 2-913329-16-0
Pages : 186

Résumé

L'objectif de la présente thèse est de proposer des méthodes efficaces et flexibles pour la synthèse d'additionneurs. Notre effort a porté principalement sur la mise au point de méthodes et l'écriture de logiciels de génération aux différents niveaux de la hiérarchie des étapes de conception. Cela dans le but d'aider les concepteurs non experts en arithmétique à construire des additionneurs répondant au mieux à leurs attentes. Un formalisme unifié de la propagation de retenue nous permet de décrire et de comparer les architectures les plus communes, en terme de nombre de cellules, longueur du chemin critique, complexité des interconnexions et sortance. Nous décrivons une organisation d'outils CAO pour la synthèse d'additionneurs, composé d'un générateur de module et une bibliothèque modèles VHDL de blocs structurels paramétrables. Les problèmes de la conception de cellules de Brent et Kung, qui permettent d'anticiper la propagation de retenue, sont abordés. Plusieurs styles de conception (CMOS, CPL, CPL basse consommation, DPL) sont analysés et comparés en termes de délai et d'intérêt pour la conception et l'optimisation d'additionneurs. Finalement une cellule rapide et à faible consommation est sélectionnée. Nous décrivons une développement de modèles prédictifs de délais nécessaires à l'étape d'optimisation de la taille des transistors dans une logique à transmission. Le modèle retenu permet au processus d'optimisation des additionneurs complets de converger rapidement. La stratégie d'optimisation est appliquée à des additionneurs à cellules à portes de transmission complémentaires.

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