Recherche
RIS
Robust Integrated Systems
créée en 2015
Thèmes de recherche
- Architectures tolérantes aux fautes et autorégulantes
- Conceptions pour la Fiabilité face aux variabilités, le vieillissement, et les soft errors
- Gestion de la consommation multi-niveaux (du OS jusqu’au silicium)
- Autotest et autoréparation
- Algorithmes de routage tolérants aux fautes, auto-adaptatives, et à faible consommation
- Allocation et ordonnancement des taches au niveau réseau, tolérants aux fautes et avec prise en compte des variabilités, du vieillissement, et de la consommation
- Recouvrement des erreurs au niveau réseau
- Architectures mono-puces massivement parallèles robustes
- Architectures robustes pour les nanotechnologies
- Architectures durcies pour les applications spatiales
- Évaluation de robustesse et qualification: test sous radiation, injection des fautes
L'équipe RIS aborde les défis fondamentaux induits par la miniaturisation nanométrique poussée, incluant: les densités de défauts très élevées causées par les variabilités du processus de fabrication des tensions d’alimentation et des températures, le vieillissement accéléré des circuits, les interférences électromagnétiques (IEM), et les soft errors ; ainsi que les contraintes de faible consommation.
Pour relever ces défis, nous développons des approches de conception robuste (et des outils de qualification) dans plusieurs niveaux de l'architecture du système, tels que: le niveau circuit, bloc, microarchitecture, réseau, et logiciel. Nos objectifs sont multiples et concernent le développement et utilisation des approches de tolérance d’erreurs, d’autoréparation, et d'autorégulation afin de: tolérer les défauts de fabrication (en particulier celles induites par les variations du processus de fabrication), pour améliorer le rendement de fabrication; tolérer les défaillances survenant pendant la vie du système (notamment ceux induits par le vieillissement) pour augmenter sa durée de vie, ainsi que ceux induits par des variations de température et des tensions, les IEM et les soft errors pour améliorer la fiabilité; l’utilisation des niveaux de tension très faibles pour réduire de façon poussée la puissance dissipée.
Pour relever ces défis, nous développons des approches de conception robuste (et des outils de qualification) dans plusieurs niveaux de l'architecture du système, tels que: le niveau circuit, bloc, microarchitecture, réseau, et logiciel. Nos objectifs sont multiples et concernent le développement et utilisation des approches de tolérance d’erreurs, d’autoréparation, et d'autorégulation afin de: tolérer les défauts de fabrication (en particulier celles induites par les variations du processus de fabrication), pour améliorer le rendement de fabrication; tolérer les défaillances survenant pendant la vie du système (notamment ceux induits par le vieillissement) pour augmenter sa durée de vie, ainsi que ceux induits par des variations de température et des tensions, les IEM et les soft errors pour améliorer la fiabilité; l’utilisation des niveaux de tension très faibles pour réduire de façon poussée la puissance dissipée.
Responsable d'équipe
VELAZCO RaoulDernières publications
Kchaou A., El Hadj Youssef W., Velazco R., Tourki R., An exhaustive analysis of SEU effects in the SRAM memory of soft processor, International Journal of Engineering Science and Technology, Vol. 13, No. 1, 2018
Clemente J.A., Fraire J., Solinas M., Franco F., Villa F., Rey S., Baylac M., Puchner H., Mecha H., Velazco R., SEU Sensitivity SEU Characterization of Three Successive Generations of COTS SRAMs at Ultralow Bias Voltage to 14.2 MeV Neutrons, IEEE Transactions on Nuclear Science, Ed. IEEE, Vol. , 2018
Charif A., Coelho A., Zergainoh N.-E., Nicolaidis M., A Framework for Scalable TSV Assignment and Selection in Three-Dimensional Networks-on-Chip, Journal of VLSI Design, Ed. Hindawi Publishing Corporation, Vol. , DOI: 10.1155/2017/9427678, 2017
Charif A., Coelho A., Zergainoh N.-E., Nicolaidis M., A Dynamic Sufficient Condition of Deadlock-Freedom for High-Performance Fault-Tolerant Routing in Networks-on-Chips, IEEE Transactions on Emerging Topics in Computing, Ed. IEEE, Vol. PP, No. 99, DOI: 10.1109/TETC.2017.2776909, 2017
Charif A., Design, Parallel Simulation and Implementation of High-Performance Fault-Tolerant Networks-on-Chip Architectures, These de Doctorat, 2017
