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RIS

Robust Integrated Systems
créée en 2015


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L'équipe RIS aborde les défis fondamentaux induits par la miniaturisation nanométrique poussée, incluant: les densités de défauts très élevées causées par les variabilités du processus de fabrication des tensions d’alimentation et des températures, le vieillissement accéléré des circuits, les interférences électromagnétiques (IEM), et les soft errors ; ainsi que les contraintes de faible consommation.
Pour relever ces défis, nous développons des approches de conception robuste (et des outils de qualification) dans plusieurs niveaux de l'architecture du système, tels que: le niveau circuit, bloc, microarchitecture, réseau, et logiciel. Nos objectifs sont multiples et concernent le développement et utilisation des approches de tolérance d’erreurs, d’autoréparation, et d'autorégulation afin de: tolérer les défauts de fabrication (en particulier celles induites par les variations du processus de fabrication), pour améliorer le rendement de fabrication; tolérer les défaillances survenant pendant la vie du système (notamment ceux induits par le vieillissement) pour augmenter sa durée de vie, ainsi que ceux induits par des variations de température et des tensions, les IEM et les soft errors pour améliorer la fiabilité; l’utilisation des niveaux de tension très faibles pour réduire de façon poussée la puissance dissipée.

Responsable d'équipe

VELAZCO Raoul

Dernières publications

Charif A., Coelho A., Ebrahimi M., Bagherzadeh N., Zergainoh N.-E., First-Last: A Cost-Effective Adaptive Routing Solution for TSV-Based Three-Dimensional Networks-on-Chip, IEEE Transactions on Computers, Ed. IEEE, Vol. , pp. 1-14, DOI: 10.1109/TC.2018.2822269, 2018
 
Bonnoit T., Zergainoh N.-E., Nicolaidis M., Reducing Rollback Cost in VLSI Circuits to Improve Fault Tolerance, IEEE Transactions on VLSI Systems, Ed. IEEE, Vol. , pp. 1-14, DOI: 10.1109/TVLSI.2018.2818021, 2018
 
Ramos P., Vargas V., Baylac M., Zergainoh N.-E., Velazco R., SEE error-rate evaluation of an application implemented in COTS Multi/Many-core processors, IEEE Transactions on Nuclear Science, Ed. IEEE, Vol. , DOI: 10.1109/TNS.2018.2838526, 2018
 
Kchaou A., El Hadj Youssef W., Velazco R., Tourki R., An exhaustive analysis of SEU effects in the SRAM memory of soft processor, International Journal of Engineering Science and Technology, Vol. 13, No. 1, 2018
 
Coelho A., Charif A., Zergainoh N.-E., Fraire J., Velazco R., A soft-error resilient route computation unit for 3D Networks-on-Chips, Design, Automation & Test in Europe (DATE'2018), Dresden, GERMANY, 2018
 
Rapport annuel d'activité